采用PLL設(shè)計時需注意的問題

為了滿足ASIC設(shè)計中時間進度上的要求，許多工程師都采用了鎖相環(huán)（PLL）。PLL具有一些人們所希望的特性，包括時鐘倍頻能力、時鐘占空度校正能力以及時鐘分配延時消除能力。這些特性使得設(shè)計人員能夠運用廉價的低頻晶體作為其片外時鐘脈沖源，并隨后進行片上倍頻，以生成任何數(shù)值的高頻內(nèi)部時鐘信號。它們還令設(shè)計人員能夠通過將建立-保持時間窗口與芯片的時鐘脈沖源的邊緣對準(zhǔn)的方法來控制這些窗口以及芯片接口處的時鐘-輸出延時。
雖然在結(jié)構(gòu)和功能上看起來很簡單，但鎖相環(huán)充滿了各種隱含的復(fù)雜性，這些復(fù)雜性有可能給哪怕是最好的設(shè)計師帶來麻煩。當(dāng)今ASIC工藝中PLL的設(shè)計正變得越來越困難，原因是內(nèi)核薄氧化物器件的閾值之上所留的電源電壓峰值儲備較為有限。這些器件往往被要求滿足目標(biāo)工作頻率并保持電源電壓的靈活性。但是，電源電壓峰值儲備的減少將會對PLL的噪聲特性產(chǎn)生不良影響。
結(jié)構(gòu)和操作
若要真正搞清PLL內(nèi)部的性能問題，就必須首先了解其結(jié)構(gòu)和工作原理。PLL的高級結(jié)構(gòu)似乎是直觀明了的，它由相位檢測器、電荷泵、環(huán)路濾波器和壓控振蕩器（VCO）所組成。PLL電路被啟動后將立即進入一種“解鎖”狀態(tài)，因為VCO分割輸出頻率與基準(zhǔn)頻率無關(guān)。
然而，環(huán)路中的負(fù)反饋通過匯集周期性基準(zhǔn)輸入和VCO分割輸出的時鐘脈沖上升沿之間的相位誤差來調(diào)整VCO輸出頻率。綜合相位誤差使得VCO分割輸出頻率接近基準(zhǔn)頻率。當(dāng)PLL到達“鎖定”狀態(tài)時，相位檢測器所檢測到的相位誤差接近于零，這是因為VCO分割輸出頻率和相位與基準(zhǔn)頻率和相位是一致的。由于相位檢測器只與VCO分割輸出相比較，因此PLL輸出頻率將比基準(zhǔn)和反饋輸入頻率高N倍，從而使得PLL能夠完成倍頻。
此外，如果時鐘分配被加至反饋通路，則PLL將把分配時鐘信號對準(zhǔn)基準(zhǔn)信號，以有效消除時鐘分配延時。
PLL內(nèi)部的功能塊可由可變數(shù)量的模擬和數(shù)字電路組成，甚至在全數(shù)字電路的極端情況下也是如此。然而，不管是由數(shù)字電路組成還是由模擬電路組成，PLL完成的都是時鐘信號相位的生成和校準(zhǔn)這樣的模擬功能。和模擬功能塊一樣，它們也面臨著象噪聲這樣的當(dāng)今ASIC苛刻的混合信號環(huán)境中常見且不可避免的模擬技術(shù)難題。如果PLL不能對噪聲做出良好的響應(yīng)，它就會導(dǎo)致輸出時鐘偏離其理想值的時間變換偏移。
輸出時鐘相位中的這些時間變換偏移通常被稱為抖動（jitter）。抖動會通過引發(fā)建立時間擾亂而對內(nèi)部定時通路產(chǎn)生災(zāi)難性的影響，也會通過引發(fā)導(dǎo)致數(shù)據(jù)傳輸誤差的建立-保持時間擾亂而影響片外接口。與此同時，其他性能問題（如不穩(wěn)定性、不適當(dāng)?shù)念l率范圍、鎖定問題和靜態(tài)相位偏移）也會影響PLL設(shè)計。輸出抖動是最為重要的問題之一，也是PLL設(shè)計中最難得以合適解決的課題之一。
由片上和片外信號源生成的電源和基底噪聲具有很高的數(shù)據(jù)依存性，并可具有大量包括低頻在內(nèi)的頻率分量。基底噪聲往往不會象電源噪聲那樣擁有大量的低頻分量，因為在基底和電源之間沒有明顯的直流下降。在最差的條件下，PLL會出現(xiàn)電源噪聲電平和基底噪聲電平分別達到標(biāo)稱電源電壓的10%和5%的情況。
基底噪聲的實際電平取決于IC生產(chǎn)工藝所采用的基底的性質(zhì)。為了降低出現(xiàn)閂鎖的危險性，許多IC生產(chǎn)工藝采用了在同類重?fù)诫s基底上的輕摻雜外延。這些基底往往會在芯片上進行長距離的基底噪聲傳輸，使得噪聲不易在通過保護環(huán)和附加的基底分接頭時被消除。
電源和基底噪聲通過引發(fā)VCO輸出中的頻移（它會導(dǎo)致積累多個周期、直到噪聲脈沖下陷為止的相移）而對PLL產(chǎn)生影響，在沒有影響的情況下PLL能夠以其環(huán)路帶寬所限定的速率對頻率誤差進行校正。由于相位誤差可積累多個周期，因此最差情況下的輸出抖動通常是由低頻方波噪聲信號引起的。如果PLL欠阻尼，靠近環(huán)路帶寬的噪聲甚至?xí)黠@。此外，PLL還會在靠近環(huán)路帶寬的頻率上放大基準(zhǔn)輸入抖動，尤其是在它欠阻尼的時候。
輸出抖動類型
輸出抖動可用幾種方法來測量-相對于絕對時間、相對于其他信號或相對于輸出時鐘本身。采用第一種方法測量的抖動通常被稱為絕對抖動或長期抖動；采用第二種方法測量的抖動被稱為跟蹤抖動或輸入-輸出抖動（此時的其他信號系指基準(zhǔn)信號），如果基準(zhǔn)信號完全是周期性的（因而沒有抖動），輸出信號的絕對抖動和跟蹤抖動是等效的；采用第三種方法測量的抖動（相對于輸出時鐘）常稱作周期性（或周期-周期）抖動。在單時鐘周期里（或在幾個時鐘周期里），周期-周期抖動可作為時間變換偏差加以測量（被稱為周期-第N個周期抖動）。
輸出抖動可以用有效值（RMS）來表達，也可用峰-峰值來表達。RMS抖動只對那些用少量帶有遠遠超出RMS規(guī)格之外的較大的時間位移的邊緣來表示時劣化較小的應(yīng)用有意義。此類應(yīng)用可以包括視頻和音頻信號發(fā)生。峰-峰抖動只對那些不能容許任何帶有超出某些絕對值的時間位移的邊緣的應(yīng)用有意義。峰-峰抖動規(guī)范一般而言是唯一可用于同步數(shù)字系統(tǒng)中的抖動的規(guī)范，這是因為大多數(shù)建立或保持時間故障對芯片的操作而言都是災(zāi)難性的。
特定的抖動測量方法的重要性還取決于PLL的應(yīng)用。一般來說，周期-周期抖動在所有的PLL應(yīng)用中都是重要的。跟蹤抖動在PLL輸出時鐘被用于對輸入另一個時鐘域或由另一個時鐘域輸出的數(shù)據(jù)進行驅(qū)動或取樣的應(yīng)用（接口應(yīng)用就是一個范例）中是重要的。長期抖動在涉及時鐘倍頻的應(yīng)用中有時是重要的。
由于PLL中的相位誤差在多個周期中不斷積累，因此產(chǎn)生自電源和基底噪聲的PLL跟蹤抖動可能比周期-周期抖動大數(shù)倍。不過，由于電源和基底噪聲抑制性能往往較差的片上時鐘分配網(wǎng)絡(luò)會產(chǎn)生額外噪聲。因此，對設(shè)計精良的PLL而言，可見差異有可能小于2倍。
倍頻PLL中的周期-周期抖動也可因每個基準(zhǔn)周期最初的一、二個輸出周期期間的周期性擾動而有所增加，該擾動是由相位檢測器的系統(tǒng)誤差引起的。
抖動的準(zhǔn)確測量可能非常復(fù)雜。我們知道，PLL必須在有噪混合信號環(huán)境中工作。因此，在等同的有噪環(huán)境中對其進行測量是很重要。在安靜、低噪聲環(huán)境中測量PLL會得到樂觀而有誤導(dǎo)作用的抖動結(jié)果。同樣，當(dāng)人為噪聲被加到PLL的模擬電源上時，必須留意捕獲最差情況下的噪聲頻率內(nèi)容。對于長期抖動和跟蹤抖動，這種最差情況噪聲信號是一個位于或低于環(huán)路帶寬頻率（它通常比最小的PLL工作頻率低20倍的）方波。對于周期-周期抖動，最差情況噪聲信號是一個邊緣過渡時間小于PLL輸出時鐘周期且頻率低于基準(zhǔn)頻率的方波。該噪聲信號的頻率可以高于環(huán)路帶寬。
附圖示出了對帶附加噪聲的PLL進行特性化處理的電路板設(shè)置和可選芯片設(shè)置。外部脈沖發(fā)生器將低頻方波噪聲耦合到用于電源噪聲測試的AVDD（正模擬PLL電源），或同時耦合到AVDD和用于基底噪聲測試的AVSS（負(fù)模擬PLL電源）。將噪聲（其電平以控制基底電位的VSS為基準(zhǔn)）同時加到AVDD和AVSS上，與只把噪聲加到基底上是等效的。只要可以夠得著PLL電源，就能夠通過電路板（包括生產(chǎn)用電路板）的加工來增加這些功能。
噪聲的特性化處理
只有表面安裝元件才應(yīng)被用于電源噪聲耦合網(wǎng)絡(luò)。在進行抖動測量之前，應(yīng)對電源上的噪聲進行特性化處理。盡管PLL會把額外的高頻噪聲加到電源上，但這種附加噪聲應(yīng)被忽略不計，因為它與PLL輸出有關(guān)。
周期-周期抖動可通過由PLL輸出觸發(fā)示波器，并觀察一個周期之后的下一個同類邊緣期間的移動來測量。跟蹤抖動和長期抖動可通過由PLL基準(zhǔn)輸入觸發(fā)示波器，并觀察第一個PLL輸出邊緣期間的移動來測量。當(dāng)基準(zhǔn)輸入和PLL輸出信號由相同的示波器進行片外驅(qū)動時，可消除與PLL無關(guān)的那些時鐘輸出通路上的干擾抖動。
進行以上兩種測量應(yīng)采用噪聲相對較低的基準(zhǔn)時鐘。