SPCE061A在簡易電子書中的應用
摘要：本設計以凌陽16位單片機SPCE061A為核心控制器件，配合Xilinx Virtex-II FPGA及Xilinx公司提供的硬件DSP高級設計工具System Generator，制作完成本數字式外差頻譜分析儀。前端利用高性能A/D對被測信號進行采集，利用FPGA高速、并行的處理特點，在FPGA內部完成數字混頻，數字濾波等DSP算法。
SPCE061A單片機是整個設計的核心控制器件，根據從鍵盤接受的數據控制整個系統的工作流程，包括控制FPGA工作以及控制雙路D/A在模擬示波器屏幕上描繪頻譜圖。人機接口使用128×64液晶和4×4鍵盤。本系統運行穩定，功能齊全，人機界面友好。
關鍵字：SPCE061A 簡易頻譜分析儀
SPCE061A單片機是整個設計的核心控制器件，根據從鍵盤接受的數據控制整個系統的工作流程，包括控制FPGA工作以及控制雙路D/A在模擬示波器屏幕上描繪頻譜圖。人機接口使用128×64液晶和4×4鍵盤。本系統運行穩定，功能齊全，人機界面友好。
關鍵字：SPCE061A 簡易頻譜分析儀
一、方案論證
頻譜分析儀是在頻域上觀察電信號特征，并在顯示儀器上顯示當前信號頻譜圖的儀器。從實現方式上可分為模擬式與數字式兩類方案，下面對兩種方案進行比較：
方案一 ：模擬式頻譜分析儀
模擬方式的頻譜儀以模擬濾波器為基礎，通常有并行濾波法、順序濾波法，可調濾波法、掃描外差法等實現方法，現在廣泛應用的模擬頻譜分析儀設計方案多為掃描外差法，此方案原理框圖如圖1.1：
頻譜分析儀是在頻域上觀察電信號特征，并在顯示儀器上顯示當前信號頻譜圖的儀器。從實現方式上可分為模擬式與數字式兩類方案，下面對兩種方案進行比較：
方案一 ：模擬式頻譜分析儀
模擬方式的頻譜儀以模擬濾波器為基礎，通常有并行濾波法、順序濾波法，可調濾波法、掃描外差法等實現方法，現在廣泛應用的模擬頻譜分析儀設計方案多為掃描外差法，此方案原理框圖如圖1.1：
圖 1.1 模擬外差式頻譜儀原理框圖
圖中的掃頻振蕩器是儀器內部的振蕩源，當掃頻振蕩器的頻率
在一定范圍內掃動時，輸入信號中的各個頻率分量
在混頻器中產生差頻信號（
），依次落入窄帶濾波器的通帶內（這個通帶是固定的），獲得中頻增益，經檢波后加到Y放大器，使亮點在屏幕上的垂直偏移正比于該頻率分量的幅值。由于掃描電壓在調制振蕩器的同時，又驅動X放大器，從而可以在屏幕上顯示出被測信號的線狀頻譜圖。這是目前常用模擬外差式頻譜儀的基本原理。模擬外差式頻譜儀具有高帶寬和高頻率分辨率等優點，但是模擬器件調試復雜，短期實現有難度，尤其是在對頻譜信息的存儲和分析上，遜色于新興的數字化頻譜儀方案。
方案二：數字式頻譜分析儀
數字式頻譜儀通常使用高速A/D采集當前信號，然后送入處理器處理，最后將得到的各頻率分量幅度值數據送入顯示器顯示，其組成框圖如圖1.2：
在一定范圍內掃動時，輸入信號中的各個頻率分量 在混頻器中產生差頻信號（ ），依次落入窄帶濾波器的通帶內（這個通帶是固定的），獲得中頻增益，經檢波后加到Y放大器，使亮點在屏幕上的垂直偏移正比于該頻率分量的幅值。由于掃描電壓在調制振蕩器的同時，又驅動X放大器，從而可以在屏幕上顯示出被測信號的線狀頻譜圖。這是目前常用模擬外差式頻譜儀的基本原理。模擬外差式頻譜儀具有高帶寬和高頻率分辨率等優點，但是模擬器件調試復雜，短期實現有難度，尤其是在對頻譜信息的存儲和分析上，遜色于新興的數字化頻譜儀方案。方案二：數字式頻譜分析儀
數字式頻譜儀通常使用高速A/D采集當前信號，然后送入處理器處理，最后將得到的各頻率分量幅度值數據送入顯示器顯示，其組成框圖如圖1.2：
圖 1.2 數字式頻譜儀組成框圖
按照對信號處理方式的不同，數字式頻譜儀可分為以下三種：
(1)基于FFT技術的數字頻譜儀：
這種頻譜儀利用快速傅里葉變換可以將被測信號分解成分立的頻率分量，達到與傳統頻譜分析儀同樣的結果。這種新型的頻譜分析儀采用數字方法直接由模擬/數字轉換器(ADC)對輸入信號取樣，再經FFT處理后獲得頻譜分布圖。FFT技術的數字式頻譜分析儀在速度上明顯超過傳統的模擬式頻譜分析儀，能夠進行實時分析。但由于FFT所取的是有限長度，運算的點數也是有限的，因此，實現高掃頻寬度和高頻率分辨率需要高速A/D轉換器和高速數字器件的配合。
(2)基于數字濾波法的數字式頻譜儀
這種頻譜儀原理上等同于模擬頻譜儀中的并行濾波法或可調濾波法，通過設置多個窄帶帶通數字濾波器，或是中心頻率可變的帶通數字濾波器，提取信號經過數字濾波器的幅度值，實現測量信號頻譜的目的，該方法受到數字器件資源的限制，無法設置足夠多的數字濾波器，從而無法實現高頻率分辨率和高掃頻寬度。
(3)基于外差原理的數字式頻譜儀
"數字式外差"原理是把模擬外差式頻譜分析儀中的各模塊利用數字可編程器件實現，其原理框圖如圖1.3：
(1)基于FFT技術的數字頻譜儀：
這種頻譜儀利用快速傅里葉變換可以將被測信號分解成分立的頻率分量，達到與傳統頻譜分析儀同樣的結果。這種新型的頻譜分析儀采用數字方法直接由模擬/數字轉換器(ADC)對輸入信號取樣，再經FFT處理后獲得頻譜分布圖。FFT技術的數字式頻譜分析儀在速度上明顯超過傳統的模擬式頻譜分析儀，能夠進行實時分析。但由于FFT所取的是有限長度，運算的點數也是有限的，因此，實現高掃頻寬度和高頻率分辨率需要高速A/D轉換器和高速數字器件的配合。
(2)基于數字濾波法的數字式頻譜儀
這種頻譜儀原理上等同于模擬頻譜儀中的并行濾波法或可調濾波法，通過設置多個窄帶帶通數字濾波器，或是中心頻率可變的帶通數字濾波器，提取信號經過數字濾波器的幅度值，實現測量信號頻譜的目的，該方法受到數字器件資源的限制，無法設置足夠多的數字濾波器，從而無法實現高頻率分辨率和高掃頻寬度。
(3)基于外差原理的數字式頻譜儀
"數字式外差"原理是把模擬外差式頻譜分析儀中的各模塊利用數字可編程器件實現，其原理框圖如圖1.3：
圖1.3 基于外差原理的數字式頻譜儀原理框圖
信號經高速A/D采集送入處理器，通過硬件乘法器與本地由DDS產生的本振掃頻信號混頻，變頻后信號不斷移入低通數字濾波器，然后提取通過低通濾波器的信號幅度，根據當前頻率和提取到的幅度值，即可以繪制當前信號頻譜圖。
該方案利用數字器件實現傳統方式上的外差式掃頻儀，不但提高了速度，同時還可以對頻譜信息實現存儲和分析。理論上，只要數字濾波器的階數足夠高，頻率分辨率可以做到很小，相比FFT數字頻譜儀方案和數字濾波法，系統中只要使用一個固定截止頻率的低通濾波器，消耗資源少，同時可以省去大容量的存儲器，這就在保證系統精度的前提下提高了系統集成度，節省了寶貴的片內資源。
鑒于系統要求基于超外差原理設計頻譜分析儀，權衡超外差頻譜儀的模擬方案與數字方案，本系統采取方案二中的數字外差法方案。
該方案利用數字器件實現傳統方式上的外差式掃頻儀，不但提高了速度，同時還可以對頻譜信息實現存儲和分析。理論上，只要數字濾波器的階數足夠高，頻率分辨率可以做到很小，相比FFT數字頻譜儀方案和數字濾波法，系統中只要使用一個固定截止頻率的低通濾波器，消耗資源少，同時可以省去大容量的存儲器，這就在保證系統精度的前提下提高了系統集成度，節省了寶貴的片內資源。
鑒于系統要求基于超外差原理設計頻譜分析儀，權衡超外差頻譜儀的模擬方案與數字方案，本系統采取方案二中的數字外差法方案。
二、 詳細軟硬件設計
系統采用XILINX VIRTEX-II 100萬門的FPGA，將本振掃頻，混頻，放大，低通濾波，提取峰值等工作全部數字化實現。控制方面，由凌陽單片機SPCE061A作為控制核心，實現人機接口和最后頻譜圖的模擬示波器顯示，系統構成框圖如圖2.1：
系統采用XILINX VIRTEX-II 100萬門的FPGA，將本振掃頻，混頻，放大，低通濾波，提取峰值等工作全部數字化實現。控制方面，由凌陽單片機SPCE061A作為控制核心，實現人機接口和最后頻譜圖的模擬示波器顯示，系統構成框圖如圖2.1：
圖 2.1數字外差式頻譜儀系統構成框圖
1、硬件設計
（1） 信號采集電路
系統要求輸入信號有效值20mV
5mV，輸入阻抗為50Ω，對于這種小信號，首先需要經過前級放大才能避免誤差和干擾，前端運放采用高速運放THS4501，370MHz單位增益帶寬，差分輸出，按照芯片數據手冊建議，反饋電阻選取5.1K，此時前級增益為10倍。A/D選用TI公司的10位高速模/數轉換器AD5102，AD5102為低功耗CMOS、1.8V單電源供電、1V峰峰值輸入、65MSPS模/數轉換器，數據總線為10位并行三態輸出，AD5102采用差分輸入，可以有效抑制共模噪聲。信號采集部分硬件電路圖見圖2.2。
（1） 信號采集電路
系統要求輸入信號有效值20mV
5mV，輸入阻抗為50Ω，對于這種小信號，首先需要經過前級放大才能避免誤差和干擾，前端運放采用高速運放THS4501，370MHz單位增益帶寬，差分輸出，按照芯片數據手冊建議，反饋電阻選取5.1K，此時前級增益為10倍。A/D選用TI公司的10位高速模/數轉換器AD5102，AD5102為低功耗CMOS、1.8V單電源供電、1V峰峰值輸入、65MSPS模/數轉換器，數據總線為10位并行三態輸出，AD5102采用差分輸入，可以有效抑制共模噪聲。信號采集部分硬件電路圖見圖2.2。
圖 2.2前端采集系統電路圖
（2） 控制核心設計
控制核心采用凌陽16位單片機SPCE061A，實現數據處理、與FPGA通訊、人機交互以及示波器控制。 SPCE061A豐富的中斷源、可編程的I/O口及友好的調試環境為我們的設計提供了方便。
凌陽單片機SPCE061A內部結構圖如圖2.3：
控制核心采用凌陽16位單片機SPCE061A，實現數據處理、與FPGA通訊、人機交互以及示波器控制。 SPCE061A豐富的中斷源、可編程的I/O口及友好的調試環境為我們的設計提供了方便。
凌陽單片機SPCE061A內部結構圖如圖2.3：
圖 2.3 凌陽內部結構圖
（3）運算核心設計
本系統以XILINX 100萬門 FPGA Virtex-II 為作為運算核心，它除了內含大量可配置邏輯模塊(CLB) ，輸人輸出模塊(IOB)邏輯資源和布線資源外，還具有以下特點：
a) 內部時鐘速度可達420MHz，且具有豐富的全局時鐘資源和數字時鐘管理模塊(DCM)，可以獲得較小的時鐘抖動。
b）具有為算術運算而特別設計的硬件結構，如18 bit×18 bit嵌入式硬件乘法器、快速進位鏈等。
c) 包含豐富的模塊化RAM。
這些特點簡化了邏輯設計，縮短了設計時間，為實現高速、實時DSP處理提供了極大的便利。
（4）示波器顯示部分設計
X-Y軸信號輸出采用速度為10MHz的TLC7528雙路D/A轉換器，由凌陽單片機SPCE061A控制，電路圖如圖2.4：
本系統以XILINX 100萬門 FPGA Virtex-II 為作為運算核心，它除了內含大量可配置邏輯模塊(CLB) ，輸人輸出模塊(IOB)邏輯資源和布線資源外，還具有以下特點：
a) 內部時鐘速度可達420MHz，且具有豐富的全局時鐘資源和數字時鐘管理模塊(DCM)，可以獲得較小的時鐘抖動。
b）具有為算術運算而特別設計的硬件結構，如18 bit×18 bit嵌入式硬件乘法器、快速進位鏈等。
c) 包含豐富的模塊化RAM。
這些特點簡化了邏輯設計，縮短了設計時間，為實現高速、實時DSP處理提供了極大的便利。
（4）示波器顯示部分設計
X-Y軸信號輸出采用速度為10MHz的TLC7528雙路D/A轉換器，由凌陽單片機SPCE061A控制，電路圖如圖2.4：
圖 2.4 示波器控制電路
考慮到輸出的譜線較為陡峭的情況，為避免因為運放擺率過小，顯示時造成拖尾現象，選用壓擺率為12V/us的運放LF356。
（5）供電設計
電源系統是影響系統穩定性的重要因素。由于系統上的器件要求供電有1.5V，1.8V，3.3V，5V， 12V等多種電壓，電源系統采用了多路獨立供電的方式，1.5V/1.8V/3.3V都由專用電源芯片TPS54613獨立供電， 5V由7805/7905提供， 12V由7812/7912提供。
同時，由于整個系統主要有高速的數字器件組成。系統在工作中，數字器件會在電源和地上引入大量的脈沖干擾。對于高精度小信號的A/D轉換器，為了保證采樣精度，要求采樣A/D的電源和地的噪聲很小。解決方案是通過π型濾波隔離數字部分和模擬部分供電，同時對數字地與模擬地實現布線隔離，并且通過電感把兩部分地單點連接。電路圖如圖2.5：
（5）供電設計
電源系統是影響系統穩定性的重要因素。由于系統上的器件要求供電有1.5V，1.8V，3.3V，
5V， 12V等多種電壓，電源系統采用了多路獨立供電的方式，1.5V/1.8V/3.3V都由專用電源芯片TPS54613獨立供電， 5V由7805/7905提供， 12V由7812/7912提供。同時，由于整個系統主要有高速的數字器件組成。系統在工作中，數字器件會在電源和地上引入大量的脈沖干擾。對于高精度小信號的A/D轉換器，為了保證采樣精度，要求采樣A/D的電源和地的噪聲很小。解決方案是通過π型濾波隔離數字部分和模擬部分供電，同時對數字地與模擬地實現布線隔離，并且通過電感把兩部分地單點連接。電路圖如圖2.5：
圖 2.5 π型網絡
供電部分硬件電路圖見圖2.6。
圖 2.6 供電部分硬件電路圖
2、軟件設計
（1）單片機部分
軟件開發平臺：
◆ 操作系統Windows Xp sp2
◆ 開發環境u'nSP IDE 1.8.4
軟件流程圖如圖2.7所示：
（1）單片機部分
軟件開發平臺：
◆ 操作系統Windows Xp sp2
◆ 開發環境u'nSP IDE 1.8.4
軟件流程圖如圖2.7所示：
圖 2.7 單片機軟件流程
（2） FPGA部分
軟件開發平臺：
◆ 操作系統Windows Xp sp2
◆ 開發環境 XILINX System Generator 6.3
◆ XILINX ISE 6.3
◆ MATLAB 6.5
◆ 綜合工具Synplify Pro 7.6
◆ 仿真環境ModleSim 6.5Se
◆ 調試工具ChipScope 6.3
軟件開發平臺：
◆ 操作系統Windows Xp sp2
◆ 開發環境 XILINX System Generator 6.3
◆ XILINX ISE 6.3
◆ MATLAB 6.5
◆ 綜合工具Synplify Pro 7.6
◆ 仿真環境ModleSim 6.5Se
◆ 調試工具ChipScope 6.3
本系統FPGA軟件設計采用Xilinx 提供的DSP設計工具System Generator。
首先利用System Generator對需要的操作進行數字的描述，然后得出算法的硬件實現。System Generator設計的流程包括以下幾個步驟：
（1）用數學語言來描述算法；
（2）在設計環境中實現算法，開始時用雙精度；
（3）把雙精度算法轉換成固定點算法；
（4）把設計翻譯成有效的硬件。
Simulink提供了一個可以創建和仿真動態系統的可視化的環境，System Generator以一個被稱為Xilinx blockset 塊包含在MATLAB/Simulink庫里，并且System Generator作為一個軟件把Simulink模型翻譯成一個硬件可執行的模型。System Generator把在Simulink中定義的系統參數對應成硬件實現時的實體、構造體、輸入輸出口、信號和屬性。此外，System Generator自動地為FPGA的綜合，HDL仿真和實現工具生成命令檔。System Generator設計流程如圖2.8所示：
首先利用System Generator對需要的操作進行數字的描述，然后得出算法的硬件實現。System Generator設計的流程包括以下幾個步驟：
（1）用數學語言來描述算法；
（2）在設計環境中實現算法，開始時用雙精度；
（3）把雙精度算法轉換成固定點算法；
（4）把設計翻譯成有效的硬件。
Simulink提供了一個可以創建和仿真動態系統的可視化的環境，System Generator以一個被稱為Xilinx blockset 塊包含在MATLAB/Simulink庫里，并且System Generator作為一個軟件把Simulink模型翻譯成一個硬件可執行的模型。System Generator把在Simulink中定義的系統參數對應成硬件實現時的實體、構造體、輸入輸出口、信號和屬性。此外，System Generator自動地為FPGA的綜合，HDL仿真和實現工具生成命令檔。System Generator設計流程如圖2.8所示：
圖 2.8 SG設計流程
掃頻源需要輸出的頻率經過單片機計算得到相對應得DDS相位累加值，通過Gateway In1送入DDS模塊。鎖存信號經過Gateway In2輸入FPGA，其上升沿將Gateway In1輸入的相位累加值鎖存到DDS中的相位累加值寄存器中。此時DDS模塊將會輸出對應頻率
的掃頻信號。
經過前級數據調理的輸入信號與掃頻信號在混頻器Mult中相乘后，頻譜被搬移到零頻和2 頻率處。將該信號經過FIR低通濾波器濾除2 頻率處的頻率分量。
檢波模塊Convert用于將零頻附近的信號的最大峰值提取出來，經過GateWay Out發送回單片機。
的掃頻信號。經過前級數據調理的輸入信號與掃頻信號在混頻器Mult中相乘后，頻譜被搬移到零頻和2
頻率處。將該信號經過FIR低通濾波器濾除2 頻率處的頻率分量。檢波模塊Convert用于將零頻附近的信號的最大峰值提取出來，經過GateWay Out發送回單片機。
三、 測試說明
1、單頻信號的頻譜測試
輸入信號為單頻信號，有效值20mV mV，在10KHz至30MHz范圍內測試信號中心頻率，并觀察示波器顯示譜線位置。
1、單頻信號的頻譜測試
輸入信號為單頻信號，有效值20mV mV，在10KHz至30MHz范圍內測試信號中心頻率，并觀察示波器顯示譜線位置。
表 3.1 單頻信號的頻譜測試
服務咨詢