高采樣率可以通過使用XilinxVirtex-5設備內置的數字串并轉換能力實現，我們可以用它來把1Gbit/s的數據流轉換成8個同步的，每個125Mbits/s的數據流。每個數據流描述原始數據流的一部分，數據間的時間間隔為1ns(如圖5所示)。這項功能是通過LabVIEW中插入常用CLIP(器件級知識產權方案)實現的，從而允許集成的VHDL代碼訪問FPGA的輸入/輸出引腳。

圖5. a) “iserdes”連接指FPGA輸入口，接收1 Gbit/s數據流，輸出8個平行的125 Mbit/s的數據流。b)數據流D轉換器被分成8個分流，每個分流保持時間間隔

　　每個上升沿對應于一個光子撞擊，需要至少36位動態范圍的時間標記；記錄多達一分鐘的數據集是非常有必要的，同時要避免內部計數器的溢出。這是通過運用邊緣檢測單元實現的，它對每8位寬度的，由“iserdes”產生輸出的“串并轉換”的數據流進行掃描。無論何時探測到上升沿，一個事件標志被宣稱。一個用于表示8ns間隔中事件發生位置的，3位形式的數據另外產生出來。這個值與61位的計數器同步運行在125MHz的時鐘下。總計，這能提供64位的時間標記，然后它——連同事件標志一起——被傳遞給LabVIEWFPGA。從那一刻起，LabVIEWVI負責處理剩下的部分。

　　四個探測器中每一個的光子撞擊的時間標記都緩存在FIFOs。隨后，它們被分類并合并成一個常見的數據流，它也具有控制信息。在數據流經由DMA通道進入主機PC的內存之前，它被緩存于NIFlexRIO模塊的DRAM中。總體而言，這種結構允許在每個通道低于2,000個事件的情況下，實現每秒高達125百萬個事件的峰值計數率。此外，平均每秒1億個事件的計數率也可實現。這種情況可以持續大約1.6千萬個事件，這是由DDR2內存的尺寸與速度限制造成的。最終，一個持續的25MHz的計數率被實現，這是由PXI總線的帶寬限制所決定的。升級成NIPXIe-796xNIFlexRIO模塊將顯著地提高平均計數率，這是因為增加的PXIExpress總線速度，以及更快更大的DDR2內存。

圖6. 將數據從自定義嵌入轉化到LabVIEW。時間標記的高與低的部分加入到一個64位無符號整數，不管時間標志如何記錄，都會寫入FIFO

　　請注意，盡管使用了專為處理高達200Mbit/s數據率的NI6581適配器模塊的DDCA口，只要計數率不超過100MHz，以1ns的分辨率探測上升沿仍然是可行的。適當的運行模式已經通過使用安捷倫的81150A脈沖信號發生器的大量測試進行了驗證。

逐個光子對單個原子的反饋

　　FPGA要執行的主要任務是實時對原子軌跡進行有效控制。我們使用NIFlexRIOFPGA模塊來控制單個原子的運動，它被俘獲于光腔內部的光學偶極阱。只需要通過探測一些光子，我們就能獲得有關阱中原子實際位置的充足信息，從而操控它的運動。在這里，FPGA模塊被用于記錄光子的到達時間，評估原子的軌跡，并基于這些信息改變原子的俘獲勢能。當探測到單個光子時，一個數字化的電子脈沖被光電探測器發射出來，到達時間被FPGA以1ns的分辨率在多個通路記錄。基于光子被探測到的計數率變化，FPGA判斷原子是否正向俘獲勢能的中心移動，或是在勢阱的外部，來決定減少或增加俘獲勢能。

　　NIFlexRIO模塊將被原子散射的光子的到達時間逐個分類并歸棧。典型的歸棧時間間隔一般為幾百萬分之一秒，它涉及到曝光時間，每隔幾納秒需要校正一下。散射光子率的變化通過比較當前堆棧與之前堆棧來評估，它被延時，延時時間等于曝光時間。延時使用FIFOs實現。在我們的實驗中，光子通量的減少表明原子正向光腔的中部移動，而增加預示著原子正向外部移動。因為被俘獲的原子對多種不同的力都非常敏感，它的運動在規則振動的同時，又疊加了一些無序的運動。這種機制使得原子軌跡在時間尺度內的不可預測性比它的振動頻率更大，其振動頻率一般約為5kHz。一旦原子積累的動能超過它所處勢阱的深度，它就會丟失。原子呆在勢阱的時間被認為是存儲時間。此外，對于一個被俘獲原子來說，散射光子的通量一般僅為每10??s一個光子的量級，從而使執行有效的反饋方案非常困難，這是因為有用的信息太少。一種可行的方案需要數字化地在高低值之間改變阱的勢壘深度，取決于是否當前時間間隔內的撞擊數量超過先前一定數值。就如同它看起來那么簡單，與沒有信號反饋回來的情況相比，它在原子的平均存儲時間方面增加了30倍。存儲時間平均1秒，最高超過7秒的結果已經實現，從而使這項技術完全可以與激光冷卻方案相比，它要求更為復雜的光學結構。目前更加精密的反饋策略正在研究中。

　　監測

　　除了存儲有關發射光子流的信息并反饋到系統中，將重要的信息顯示給實驗者也至關重要。對于最初的方案來說，這一點尤其重要。為實現這一目的，我們將一個快速數字模擬轉換器(DAC)與兩個視頻圖形陣列(VGA)連接器集成到FPGA。

　　DAC是AD(AnalogDevices)公司的TxDAC(AD9744)，它能提供210Ms/s的采樣率，同時具有14位的分辨率。在當前設計下，它運行在125MHz的時鐘頻率下，并輸出一個與探測到的光子數目成正比的電壓。DAC的數據與時鐘引腳被連接到NI6581；22Ω的電阻被串聯以減少數字DAC輸入的反射。模塊的其余引腳被用于同VGA顯示器交互。基本上每個VGA連接器含有三根信號線，以及兩根數據線。信號線傳輸紅，綠，藍顏色信息。VGA的說明書要求它們連接75Ω的電阻，并且承受0V(黑色)到0.7V(全部彩色亮度)的電壓。同步由兩個高阻TTL數據線實現，規定了水平與垂直的回描周期。如果只有8個顏色值(3位顏色深度)是需要的，那經由270Ω電阻連接VGA連接器信號引腳與NI6581適配器模塊(采用3.3V的配置模式)就足夠了。數據線串聯一個22Ω的電阻。我們選擇將顯示器分為兩部分：一部分顯示基于文本的信息，另一部分是圖像信息。對于文本模式來說，一套8乘以16像素的黑/白字體被載入到FPGA的一個內分區塊RAMs中。另外一個區塊RAM存儲了符號編碼。圖形部分顯示了探測器發射的趨勢圖或反饋算法的計算；這些圖表也存儲于內分區塊RAM。運行于108MHz像素時鐘的，1280乘以1024像素的顯示模式可以很容易地實現。
總結

　　使用NIFlexRIO，我們可以創建自己的高性能定制硬件。時域數字轉換器是非常強大以及功能廣泛的工具，可用于科學研究與工業生產的很多不同領域，它所能提供的優勢超過了很多商業上可用的產品。FPGAs的計算能力進一步幫助我們從硬件上來實現時間嚴格任務的實時處理，從而使對較小系統執行反饋控制成為可能，甚至于單個原子與單個光子的相互作用。

　　使用LabVIEWFPGA，我們可以快速地開發FPGA編碼，這是因為它的高度概括性，同時適當地集成了VHDLIP。此外，使用PXI平臺讓我們可以在系統中利用跟其它PXI儀器的觸發與同步，從而使我們可以將定制的儀器集成到更大的系統中去，而不必執行整個的定制設計。

　　參考文獻

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