傳統(tǒng)的運(yùn)動控制卡多采用單片機(jī)作為微處理器, 通過一些大規(guī)模集成電路實(shí)現(xiàn)對伺服電機(jī)的控制。由于其結(jié)構(gòu)較為復(fù)雜，因此在工作時，存在高頻響應(yīng)慢、控制精度低等缺點(diǎn)。本文提出一種以FPGA （field-programmable gate array） 和PCI9054 接口芯片為核心硬件的運(yùn)動控制卡，內(nèi)部硬件接口和算法通過對FPGA 的編程實(shí)現(xiàn)。這樣，既能很好地克服傳統(tǒng)運(yùn)動控制存在的缺點(diǎn)，又在靈活性和移植性等方面得到了很大的提高。

1 硬件構(gòu)成與設(shè)計(jì)

1.1 構(gòu)成

本文所述的運(yùn)動控制卡是PCI（peripheral component interconnect）接口卡[1]，用Altera 公司生產(chǎn)的型號為EP1C6Q240C8的FPGA 作為編程邏輯器件，實(shí)現(xiàn)所有的硬件算法和反饋信號的檢測。采用脈沖加方向[2]的閉環(huán)控制方式對電機(jī)進(jìn)行控制。整個運(yùn)動控制卡系統(tǒng)可用圖1 描述。

1.2 設(shè)計(jì)

運(yùn)動控制卡硬件電路描述和設(shè)計(jì)時，嚴(yán)格按照同步時序設(shè)計(jì)原則[3]，而且核心電路用D 觸發(fā)器實(shí)現(xiàn)，電路的主要信號由時鐘的上升沿觸發(fā)器產(chǎn)生。這樣可以很好地避免毛刺，并且在布局后仿真和用高速邏輯分析儀采樣實(shí)際工作信號皆無毛刺。在高速變化的分頻倍數(shù)數(shù)據(jù)流控制時，為了保證整個系統(tǒng)的分頻輸出的實(shí)時性，采用如圖2 所示的“乒乓操作[3]”技巧。在奇數(shù)（2n+1）個緩沖周期時，輸入的數(shù)據(jù)流緩沖到RAMⅠ和從RAMⅡ取出數(shù)據(jù)到運(yùn)算模塊。在第偶數(shù)（2n）個緩沖周期，將數(shù)據(jù)流緩沖到RAMⅡ，將RAM1 里的數(shù)據(jù)通過“數(shù)據(jù)輸出選擇單元”的選擇，送到最后的分頻和計(jì)數(shù)的運(yùn)算模塊進(jìn)行計(jì)算輸出。如此循環(huán)，周而復(fù)始。這種流水線式算法，可以完成數(shù)據(jù)的無縫緩沖與處理。

本文所述的運(yùn)動控制卡共涉及總線控制器、分頻器、定時器、反饋控制等4 個模塊，其原理圖如圖3 所示。總線控制器完成PCI9054 [4] 局部總線的仲裁邏輯[5]、地址譯碼和數(shù)據(jù)流控制，使PCI 數(shù)據(jù)總線上的數(shù)據(jù)正確地被譯碼到各分控制模塊進(jìn)行運(yùn)算輸出。定時器實(shí)現(xiàn)硬件定時，計(jì)算機(jī)通過驅(qū)動程序給運(yùn)動控制卡輸入一時間值和一個表示計(jì)時開始的控制字，運(yùn)動控制卡開始計(jì)時，在計(jì)時完成時，通過產(chǎn)生硬件中斷方式[6]，進(jìn)入中斷服務(wù)程序，從而實(shí)現(xiàn)電機(jī)的轉(zhuǎn)角準(zhǔn)確定位。我們還可以把一些用戶代碼作為中斷處理子程序，來實(shí)現(xiàn)定時切換或運(yùn)算的功能。分頻器實(shí)現(xiàn)工作頻率（40MHz） 的分頻工作，得到控制電機(jī)轉(zhuǎn)速的脈沖頻率。反饋控制模塊實(shí)現(xiàn)電機(jī)的輸出補(bǔ)償和狀態(tài)監(jiān)控功能，可通過讀取誤差從而實(shí)現(xiàn)修正，以此來提高系統(tǒng)控制精度。這些模塊在FPGA 內(nèi)部采用原理圖（Schematic Diagrams）+VHDL 語言結(jié)合的方式進(jìn)行描述，使邏輯層次更加明確和可讀性更強(qiáng)。

2 算法設(shè)計(jì)

2.1 實(shí)時分頻算法

運(yùn)動控制卡輸出的不同脈沖頻率來實(shí)現(xiàn)電機(jī)轉(zhuǎn)速的控制，因此脈沖頻率的響應(yīng)速度決定了整個電機(jī)的控制精度。這就必然要求我們在設(shè)計(jì)算法時，要充分考慮分頻算法的實(shí)時性。本文提出一種基于加二計(jì)數(shù)器的分頻算法，能很好地解決此問題。其算法具體流程圖如圖4 所示。取鎖相輸出時鐘作為設(shè)計(jì)的全局時鐘，同時用兩個單口RAM來交叉刷新分頻倍數(shù)。加二計(jì)數(shù)器對輸入時鐘進(jìn)行上升沿計(jì)數(shù)，并對其計(jì)數(shù)值進(jìn)行比較判斷，如果計(jì)數(shù)值大于等于兩倍的分頻倍數(shù)，輸出為‘1’，否則為‘0’。實(shí)現(xiàn)分頻器功能。分頻器輸出即為運(yùn)動控制卡控制電機(jī)轉(zhuǎn)速的脈沖（clk_out）。

2.2 閉環(huán)控制算法

整個運(yùn)動控制卡采用脈沖加方向的控制方式，實(shí)現(xiàn)電機(jī)的轉(zhuǎn)速和方向的控制。為了保證電機(jī)的控制精度，在運(yùn)動控制卡輸出脈沖至電機(jī)的驅(qū)動器的同時，運(yùn)動控制卡從編碼器中讀出反饋脈沖和方向。這樣，只要設(shè)計(jì)兩個計(jì)數(shù)器同時對輸出脈沖和反饋脈沖進(jìn)行計(jì)數(shù)，并且對兩個計(jì)數(shù)器的計(jì)數(shù)值進(jìn)行判斷和求差，然后根據(jù)求出的差值進(jìn)行循環(huán)插補(bǔ)，即可實(shí)現(xiàn)電機(jī)的閉環(huán)控制。

3 調(diào)試和結(jié)果仿真

3.1 系統(tǒng)調(diào)試

本卡采用Quartus Ⅱ軟件自帶的SignalTap Ⅱ[7]進(jìn)行仿真調(diào)試，它是一種基于邏輯分析核的嵌入式邏輯分析儀，在使用時，調(diào)試人員無需外接專用儀器，就可以通過對FPGA 器件內(nèi)部所有信號和節(jié)點(diǎn)的捕獲，來實(shí)現(xiàn)對系統(tǒng)故障的分析和判斷，整個調(diào)試過程非常直觀、方便。SignalTap Ⅱ在采集時鐘的上升沿處采集數(shù)據(jù)，采集時鐘的設(shè)置不恰當(dāng)，有時候會得到不能準(zhǔn)確反映設(shè)計(jì)的不期望數(shù)據(jù)狀態(tài)，Altera 建議最好使用全局時鐘。文中給出以全局時鐘gclk 作為采集時鐘，1 級觸發(fā)，并且以RESULT = ELD（｛HOLD,1｝）作為觸發(fā)邏輯[8]，其運(yùn)行分析結(jié)果如圖5 所示。值得注意的是，在調(diào)試完成后，需將SignalTapⅡ文件移除設(shè)計(jì)目錄，以免浪費(fèi)資源。

3.2 調(diào)試結(jié)果及誤差分析

從圖5 的調(diào)試結(jié)果來看，運(yùn)動控制卡的整個控制服從于總線仲裁邏輯。PCI 和FPGA 數(shù)據(jù)交換在READY=0 時進(jìn)行，總線LD 上數(shù)據(jù)在READY=0 時有效。分頻倍數(shù)寄存器值改變，分頻輸出頻率即刻作相應(yīng)改變，滿足設(shè)計(jì)目標(biāo)。對電機(jī)行程（journey1和journey2）、報(bào)警（alarm）、零位（zero）和伺服（servo）等外部信號的檢測和判斷。對反饋回來的時鐘進(jìn)行檢測計(jì)數(shù)。由于PCI 和FPGA 交換數(shù)據(jù)均發(fā)生在系統(tǒng)時鐘的上升沿。所以在數(shù)據(jù)交換過程中，必然會存在一個小于1 個時鐘周期的延遲誤差。

4 結(jié)束語

本文所述的運(yùn)動控制卡具有如下特點(diǎn)：①數(shù)據(jù)輸入輸出口采用光隔離技術(shù)[8]，來避免一些不必要的干擾；②FPGA采用獨(dú)立的40MHz 時鐘和鎖相環(huán)設(shè)計(jì)，保證了系統(tǒng)的時鐘穩(wěn)定；③采用加二分頻算法，提高分頻輸出的實(shí)時性；④FPGA 作為核心處理芯片，減少了硬件成本、簡化了硬件設(shè)計(jì)、實(shí)時性得到提高；⑤通過狀態(tài)檢測和反饋模塊，實(shí)現(xiàn)電機(jī)的狀態(tài)檢測和誤差修正；⑥設(shè)計(jì)中斷定時模塊，實(shí)現(xiàn)電機(jī)的轉(zhuǎn)角控制。