更換傳統(tǒng)的箱式儀器以便支持新型產(chǎn)品和現(xiàn)有產(chǎn)品的測(cè)試。

The Solution:

　　使用NI LabVIEW FPGA和R系列智能數(shù)據(jù)采集，開發(fā)更為靈活的系統(tǒng)對(duì)實(shí)際文件傳輸進(jìn)行測(cè)試，同時(shí)將單位成本減少到1 /4。

　　"我們的新系統(tǒng)將單位成本降低了4倍，并且提供了對(duì)需要增加測(cè)試需求的通信接口的定制能力。"

　　Harris是一家國(guó)際的通信與信息技術(shù)公司。我們需要對(duì)傳統(tǒng)的箱式儀器進(jìn)行更換，以便對(duì)新型和現(xiàn)有產(chǎn)品的測(cè)試提供支持。我們測(cè)試的射頻產(chǎn)品主要是數(shù)據(jù)發(fā)送器和數(shù)據(jù)接收器，其中有三個(gè)不同的串行接口必須進(jìn)行驗(yàn)證。由于老系統(tǒng)支持有限的通信類型，因此我們需要找出一種靈活、可擴(kuò)展的現(xiàn)成解決方案。

比特錯(cuò)誤率（BER）測(cè)試系統(tǒng)

　　使用NI PXI-7833R FPGA 模塊以及在自定義電路板上的廣域網(wǎng)（WAN）收發(fā)器芯片，我們實(shí)現(xiàn)了完整的串行比特錯(cuò)誤率（BER）測(cè)試系統(tǒng)。需要檢驗(yàn)的物理接口是RS232、RS422 和RS485，后兩者是用于高達(dá)1.6 Mb/s 高速應(yīng)用的平衡接口。原系統(tǒng)僅支持8位同步和異步通信接口類型，而且成本相對(duì)較高。

　　連接到R系列PXI-7833R模塊的接口是定制的印刷電路板，它使用的是用于不同物理層串行接口的Sipex SP514 WAN 接口IC。該電路板還包含了一個(gè)溫度補(bǔ)償晶振（TCXO）和一個(gè)直接數(shù)字合成（DDS）電路，用于生成PXI-7833R 同步數(shù)據(jù)的高速時(shí)鐘。1ppm精度的 TCXO可以用作被測(cè)單元的高可靠性時(shí)鐘源，也可將來用于振動(dòng)測(cè)試和分析。數(shù)據(jù)接口界面是基于DB-25端口的EIA-530通信標(biāo)準(zhǔn)。為了提高在高速狀態(tài)下的信號(hào)完整性，所有的時(shí)鐘和數(shù)據(jù)線我們都使用了同軸電纜。

　　目標(biāo)機(jī)上的NI LabVIEW FPGA VI 包含了典型BER 測(cè)試系統(tǒng)的所有功能。該VI接受所有的用戶輸入來配置定時(shí)、物理接口、塊大小、握手信號(hào)以及同步數(shù)據(jù)塊尺寸。我們還可以選擇在系統(tǒng)測(cè)試中插入一個(gè)位錯(cuò)誤。位錯(cuò)誤函數(shù)隨機(jī)地翻轉(zhuǎn)發(fā)送數(shù)據(jù)模式中的一位，對(duì)發(fā)送數(shù)據(jù)進(jìn)行修改。這些功能還可以直接在主機(jī)VI 上使用，主機(jī)VI提供實(shí)際模式數(shù)據(jù)并完成接收數(shù)據(jù)字節(jié)后的測(cè)試分析：報(bào)告BER、比特錯(cuò)誤、丟失比特以及同步。

系統(tǒng)同步

　　為了在系統(tǒng)中進(jìn)行多次同步，BER測(cè)試器連續(xù)地發(fā)送用戶制定大小的同步數(shù)據(jù)，通常這些數(shù)據(jù)大小小于255 字節(jié)。FPGA 代碼檢查并比較同步字節(jié)以及停止位，來告知用戶或程序同步是否有效。（這也通過對(duì)模式傳送中的每個(gè)特定字節(jié)的比較來驗(yàn)證。）如果失敗且有重要比特錯(cuò)誤，就會(huì)生成一個(gè)文件供用戶比較BER 測(cè)試器發(fā)送和接受的數(shù)據(jù)。如果沒有檢測(cè)到同步信號(hào)，但是同步位仍然是可用的，對(duì)象代碼就會(huì)使用時(shí)鐘移位的方法，設(shè)法將接受到的輸入數(shù)據(jù)和同步數(shù)據(jù)數(shù)值對(duì)齊。如果在同步數(shù)據(jù)塊中沒有實(shí)現(xiàn)同步，測(cè)試系統(tǒng)會(huì)在發(fā)送報(bào)告“無同步”，并且開始重新測(cè)試。

　　基本上，每個(gè)測(cè)試通常包含兩個(gè)Harris產(chǎn)品：一個(gè)作為數(shù)據(jù)發(fā)送器，另一個(gè)作為數(shù)據(jù)接收器，并且具有合適的連接到BER 測(cè)試器的物理接口。系統(tǒng)通常通過幾英尺長(zhǎng)的50 Ω 電纜以及射頻衰減器進(jìn)行連接，從而確保高靈敏度及通信產(chǎn)品之間的高信噪比。

　　預(yù)制的隨機(jī)或偽隨機(jī)數(shù)據(jù)模式以給定的波特率傳送到被測(cè)發(fā)送器系統(tǒng)中;新型的BER 測(cè)試器可以以1.6 Mb/s 的速率進(jìn)行測(cè)試。信息由發(fā)送系統(tǒng)進(jìn)行調(diào)制，并以一定的載波頻率通過射頻進(jìn)行發(fā)送。接收系統(tǒng)接收射頻信號(hào)并解調(diào)，再將它重新傳回BER 測(cè)試系統(tǒng)。

　　此時(shí)，BER測(cè)試系統(tǒng)算法確定性地比較接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)，并報(bào)告錯(cuò)誤字節(jié)的數(shù)量。發(fā)送數(shù)據(jù)和接收數(shù)據(jù)存儲(chǔ)在目標(biāo)對(duì)象內(nèi)存中，之后由主機(jī)VI 應(yīng)用程序進(jìn)行讀取，并報(bào)告模式位錯(cuò)誤，對(duì)模式BER 進(jìn)行計(jì)算。BER 測(cè)試應(yīng)用算法還報(bào)告丟失位以及同步時(shí)間。

高速串行數(shù)據(jù)處理

　　為了達(dá)到1.6 Mb/s的高速串行數(shù)據(jù)處理速度，應(yīng)用程序需要編譯、運(yùn)行時(shí)鐘速度在80MHz 的FPGA。我們需要將數(shù)據(jù)以20 nS 的數(shù)據(jù)分辨率進(jìn)行處理，而在新系統(tǒng)中，我們可以確保目標(biāo)對(duì)象數(shù)據(jù)處理時(shí)間為12.5 nS/位。這對(duì)于相對(duì)較慢的內(nèi)部?jī)?nèi)存操作和實(shí)時(shí)數(shù)據(jù)比較而言是十分關(guān)鍵的。我們以80 MHz 的頻率，在多個(gè)測(cè)試系統(tǒng)中反復(fù)優(yōu)化編譯了目標(biāo)對(duì)象VI。

　　我們使用直接模式內(nèi)存比較實(shí)現(xiàn)了LabVIEW FPGA 定制內(nèi)存塊之間的確定性數(shù)據(jù)比較。內(nèi)存塊對(duì)于提高負(fù)載數(shù)據(jù)傳輸和比較而言是必要的;否則，只有很小的數(shù)據(jù)塊能夠進(jìn)行傳輸。現(xiàn)在，用戶可以在下拉菜單中選擇使用高達(dá)30 Kb 的數(shù)據(jù)模式。

　　從主機(jī)VI 調(diào)用目標(biāo)對(duì)象軟件是支持完整ATE 產(chǎn)品測(cè)試的關(guān)鍵整合步驟。我們目前的測(cè)試軟件架構(gòu)使用LabVIEW以及NI TestStand。

　　測(cè)試單元能夠使用回環(huán)電纜連接輸入輸出的時(shí)鐘和數(shù)據(jù)來執(zhí)行自檢，還可以使用SPDT 開關(guān)仿真調(diào)制解調(diào)器的握手信號(hào)，驗(yàn)證測(cè)試步驟。測(cè)試結(jié)果必須是零丟失，也就是完全同步，0 比特丟失、0 比特錯(cuò)誤。

　　在我們?cè)O(shè)法找出支持PXI測(cè)試平臺(tái)的現(xiàn)成解決方案時(shí)遇到的問題之一是找出能夠進(jìn)行定制，以便與產(chǎn)品通信界面與測(cè)試一起工作的選擇。我們找到的第一個(gè)儀器選擇無法滿足我們產(chǎn)品基礎(chǔ)的接口要求。有了LabVIEW FPGA 測(cè)試選擇，我們可以對(duì)多個(gè)串行通信的物理層進(jìn)行測(cè)試，而無需大范圍連接板卡。新型儀器還提供了許多附加的靈活性，可以測(cè)試實(shí)時(shí)文件傳輸以及可能在系統(tǒng)之間連載的圖像。它也是一個(gè)基于PXI 的解決方案。

結(jié)論

　　新型系統(tǒng)將單位成本降低了約4 倍，并且提供了需要增加測(cè)試需求的通信接口的定制能力。

　　我們現(xiàn)在利用兩個(gè)PXI-7833R可重新配置FPGA模塊，對(duì)超高速系統(tǒng)（超過2 Mb/s）進(jìn)行研究。

　　如果您有任何問題,請(qǐng)留言給NI工程師，我們會(huì)盡快給您回電!