VXI數(shù)模混合信號(hào)集成電路測(cè)試系統(tǒng)

摘　要：數(shù)模混合集成電路測(cè)試系統(tǒng)是當(dāng)前我國(guó)的主流測(cè)試系統(tǒng)，本文以信息產(chǎn)業(yè)部電子信息產(chǎn)業(yè)發(fā)展基金重點(diǎn)招議標(biāo)項(xiàng)目(VXI數(shù)模混合集成電路測(cè)試系統(tǒng)研究開發(fā)及產(chǎn)業(yè)化)為例進(jìn)行了介紹。論述基于VXI總線的高速、高密度、多通道、低功耗新型ATE IC測(cè)試系統(tǒng)，介紹了系統(tǒng)的軟硬件設(shè)計(jì)。詳細(xì)論述了全面提高系統(tǒng)開放性、標(biāo)準(zhǔn)化的設(shè)計(jì)思想。

關(guān)鍵詞：VXI總線；數(shù)模混合集成電路；測(cè)試系統(tǒng)

國(guó)內(nèi)外ATE發(fā)展現(xiàn)狀

21世紀(jì)是技術(shù)高度發(fā)達(dá)的信息化世紀(jì)。全球信息化的發(fā)展正在加快步伐。在這里起關(guān)鍵性作用的技術(shù)是以集成電路為核心的電子信息技術(shù)。集成電路測(cè)試技術(shù)是集成電路產(chǎn)業(yè)的重要基礎(chǔ)技術(shù)，它貫穿集成電路設(shè)計(jì)、生產(chǎn)、應(yīng)用的全過程。2003年最大的自動(dòng)測(cè)試設(shè)備(Automated Test Equipment)應(yīng)用市場(chǎng)為混合信號(hào)集成電路測(cè)試，其次為存儲(chǔ)器測(cè)試，分別占市場(chǎng)比重30%與26%。根據(jù)我國(guó)臺(tái)灣地區(qū)的數(shù)據(jù)顯示混合信號(hào)集成電路測(cè)試占的比例最大。

國(guó)際上先進(jìn)的測(cè)試設(shè)備制造商都針對(duì)主流測(cè)試市場(chǎng)推出中、高檔測(cè)試設(shè)備，但任何一款測(cè)試設(shè)備都不能滿足不斷更新的測(cè)試需求。為解決性能、價(jià)格的矛盾，適應(yīng)性和復(fù)雜性的矛盾，各大測(cè)試設(shè)備制造商(如泰瑞達(dá)、愛德萬公司)都先后提出測(cè)試系統(tǒng)的開放性和標(biāo)準(zhǔn)化，使系統(tǒng)具有靈活配置，不斷升級(jí)，快速編程，以適應(yīng)各種測(cè)試需求，構(gòu)造出最優(yōu)性/價(jià)比的系統(tǒng)。

注：資料引自：電子儀器信息，2004.7.8

由于目前國(guó)內(nèi)測(cè)試系統(tǒng)的研發(fā)技術(shù)水平、科研經(jīng)費(fèi)、企業(yè)規(guī)模與國(guó)際先進(jìn)水平有較大差距，我們采用國(guó)際通用的開放性、標(biāo)準(zhǔn)化VXI，PXI總線，使我們研發(fā)的自動(dòng)測(cè)試設(shè)備從低端到中高端都建立在統(tǒng)一的開放性、標(biāo)準(zhǔn)化總線結(jié)構(gòu)上，保證了產(chǎn)品的兼容性、延續(xù)性、開放性及標(biāo)準(zhǔn)化的特點(diǎn)，加快了產(chǎn)品的升級(jí)換代。利用其開放性、標(biāo)準(zhǔn)化特點(diǎn)，可方便插入各儀器制造商提供的通用VXI，PXI測(cè)量、測(cè)試模塊靈活配置系統(tǒng)。這對(duì)今后大量涌現(xiàn)的數(shù)模混合、SOC芯片測(cè)試提供了大量測(cè)試資源。能夠根據(jù)測(cè)試需求，以最優(yōu)性/價(jià)比配置系統(tǒng)。

研發(fā)內(nèi)容

VXI數(shù)模混合信號(hào)集成電路測(cè)試系統(tǒng)涉及的主要內(nèi)容

(1)主控計(jì)算機(jī)子系統(tǒng)的研制。

(2)高速通道控制子系統(tǒng)的研制。

(3)高速圖形產(chǎn)生子系統(tǒng)的研制。

(4)直流參數(shù)測(cè)試子系統(tǒng)研制。

(5)機(jī)柜子系統(tǒng)研制。

(6)高速、高密、超密封裝、多層PCB板設(shè)計(jì)技術(shù)研究。

(7)軟件方案。

(8)系統(tǒng)集成方案。

測(cè)試系統(tǒng)組成
測(cè)試系統(tǒng)組成見圖1

主控計(jì)算機(jī)子系統(tǒng)
(1)主控計(jì)算機(jī)P4微機(jī)

CPU Pentium4 Processor；基本配置：1024X768分辨率，17 ”彩顯；256MDDR內(nèi)存，32M顯存；Ethernet網(wǎng)，USB，打印機(jī)接口，1394高速火線接口；操作系統(tǒng)：WindowS9X/WindowS2000；開發(fā)環(huán)境：NILabVIEW和LabWindows/CVI虛擬儀器開發(fā)平臺(tái)；總線標(biāo)準(zhǔn)：PCI標(biāo)準(zhǔn)總線，USB通用串行總線，1394高速火線及Ethernet網(wǎng)。

(2)零槽控制器/高速總線接口
零槽控制器通過1394高速火線與主控計(jì)算機(jī)進(jìn)行通訊(40Mb/S)，執(zhí)行初始化、自檢命令，并加載測(cè)試激勵(lì)圖形及處理響應(yīng)向量。系統(tǒng)中各模塊通過VXI寄存器基高速總線接口，實(shí)現(xiàn)高速數(shù)據(jù)通訊。零槽控制器還提供高速觸發(fā)總線、ECL 時(shí)鐘等用于系統(tǒng)同步、觸發(fā)信號(hào)。

高速圖形控制子系統(tǒng)
圖2是高速圖形控制子系統(tǒng)框圖，由PG時(shí)鐘產(chǎn)生器、起/停控制器、高速指令譯碼控制電路及指令存儲(chǔ)器(指令碼+操作數(shù))組成。系統(tǒng)實(shí)現(xiàn)了高速測(cè)試系統(tǒng)必備的全部指令集。所有指令都是無縫的(seamless)單測(cè)試周期。具有循環(huán)、跳轉(zhuǎn)、子程序調(diào)用，且循環(huán)、子程序調(diào)用可嵌套(2級(jí)嵌套、64K尋址范圍)。系統(tǒng)測(cè)試周期及激勵(lì)、響應(yīng)沿均可在單測(cè)試周期內(nèi)設(shè)置(on the fly)。

PG時(shí)鐘產(chǎn)生器由鎖相環(huán)構(gòu)成的高穩(wěn)定度、高分辨率數(shù)字頻率合成器產(chǎn)生一100MHz-200MHz 高穩(wěn)定系統(tǒng)時(shí)鐘，由20bit高速定時(shí)器產(chǎn)生100Hz 到50MHz 的測(cè)試周期。此高速定時(shí)器可根據(jù)時(shí)鐘選擇存儲(chǔ)器設(shè)置的16種測(cè)試周期動(dòng)態(tài)改變(on the fly)。起/停控制器由一16bit失效計(jì)數(shù)器及一24bit步進(jìn)計(jì)數(shù)器控制測(cè)試周期停止?fàn)顟B(tài)。起/停控制器可由測(cè)試程序及由外觸發(fā)信號(hào)控制測(cè)試周期產(chǎn)生。

高速指令譯碼控制電路由一高速22bitPC記數(shù)器產(chǎn)生4M循址范圍，16bit循環(huán)記數(shù)器由循環(huán)指令加載循環(huán)次數(shù)。PC記數(shù)器及循環(huán)記數(shù)器勻有一2X16bit堆棧存儲(chǔ)器，用于循環(huán)及子程序調(diào)用嵌套功能。指令譯碼邏輯控制根據(jù)高速指令存儲(chǔ)器中的指令碼、操作數(shù)及失效狀態(tài)、循環(huán)記數(shù)器進(jìn)位狀態(tài)實(shí)時(shí)地產(chǎn)生各種控制信號(hào)，控制PC記數(shù)器、循環(huán)記數(shù)器、堆棧指針、堆棧存儲(chǔ)器的加載、記數(shù)及保持狀態(tài)。

　　 起/停控制器、高速指令譯碼控制電路、22bitPC記數(shù)器、16bit循環(huán)記數(shù)器、PC、循環(huán)堆棧存儲(chǔ)器及指針控制電路均設(shè)計(jì)在兩塊大規(guī)模、高速、高密度門陣列中。在此門陣列中對(duì)高速指令譯碼進(jìn)行優(yōu)化設(shè)計(jì)：減少指令譯碼鏈級(jí)數(shù)，增加并行電路，實(shí)現(xiàn)高速譯碼時(shí)序1由于各記數(shù)器及堆棧存儲(chǔ)器均在片內(nèi)實(shí)現(xiàn)，從而減少了線延遲及門陣列I/O延遲。PG為單獨(dú)模塊設(shè)計(jì)，以便靈活配置及升級(jí)。系統(tǒng)時(shí)鐘T0、系統(tǒng)測(cè)試周期TCLK作為整個(gè)測(cè)試系統(tǒng)的高速(100MHz-200MHz)定時(shí)參考源，必須確保其穩(wěn)定、低延時(shí)特性。采用ECL 差分驅(qū)動(dòng)且利用VXI底板信號(hào)作為整個(gè)測(cè)試系統(tǒng)的定時(shí)總線。22bit PC地址及失效信號(hào)、控制信號(hào)由專用總線傳送。

主要由時(shí)間產(chǎn)生器(TG)、時(shí)間沿選擇矩陣(MUX)、驅(qū)動(dòng)、響應(yīng)格式化器及測(cè)試向量存儲(chǔ)器組成。

每塊高速通道板產(chǎn)生16個(gè)時(shí)間沿，供32路測(cè)試通道使用。其中8個(gè)激勵(lì)沿、4個(gè)響應(yīng)沿、2個(gè)I/O控制沿及兩個(gè)通道復(fù)用沿。128pin系統(tǒng)由1塊圖形板、4塊高速通道板組成。可產(chǎn)生32個(gè)激勵(lì)沿、16個(gè)響應(yīng)沿。256piN系統(tǒng)由1/2塊圖形板、8塊高速圖形板組成。可產(chǎn)生64個(gè)激勵(lì)沿、32個(gè)響應(yīng)沿。每塊高速通道板TG由4塊高速門陣列組成，每塊門陣列產(chǎn)生4個(gè)時(shí)間沿。其內(nèi)部由16bit高速定時(shí)器(由T0時(shí)鐘倍頻產(chǎn)生200MHz 定時(shí)時(shí)鐘)產(chǎn)生分辨率為2.5 nS的定時(shí)沿。每一測(cè)試周期的定時(shí)沿均可由定時(shí)存儲(chǔ)器動(dòng)態(tài)設(shè)置(on the fly)1高速通道板的時(shí)間沿選擇矩陣(MUX)、驅(qū)動(dòng)、響應(yīng)格式化器由4塊門陣列組成。每塊門陣列內(nèi)實(shí)現(xiàn)8個(gè)激勵(lì)沿、4個(gè)響應(yīng)沿多路選擇矩陣(MUX)，根據(jù)格式化定義數(shù)據(jù)及F、D、M數(shù)據(jù)產(chǎn)生8路驅(qū)動(dòng)、響應(yīng)、I/O格式化圖形。

高速通道板的PE 卡設(shè)計(jì)為子模塊形式。由4片PE 電路組成，每片電路提供8路高速可編程I/O(含有高速8驅(qū)動(dòng)/比較(窗口比較)器)。高速通道板中提供每路4bit(F、D、M、R)最大4M深度的測(cè)試向量存儲(chǔ)器，R存儲(chǔ)器可用于存儲(chǔ)失效結(jié)果也可用于存儲(chǔ)響應(yīng)向量，便于自學(xué)習(xí)法及邏輯分析。測(cè)試向量存儲(chǔ)器采用通用12-15nS大容量SRAM。

高速通道板中設(shè)計(jì)有算法圖形產(chǎn)生器(APG)，產(chǎn)生14行X14列(64M)圖形地址，用于動(dòng)態(tài)RAM，靜態(tài)RAM，F(xiàn)LASH RAM等存儲(chǔ)器測(cè)試。可產(chǎn)生(WALK，MARCH ，CHECK，ADCOM，BFLY，DUALWC，GALPAT，SLID，RCCGAL ，MASEST，IMAG，RTICK，PM2CHECK)13種測(cè)試圖形。

板中還設(shè)計(jì)有Active SerieSSCAN模式，可將并行數(shù)據(jù)轉(zhuǎn)為串行數(shù)據(jù)，每模塊最大串行存儲(chǔ)深度為32M1如果將模塊串行數(shù)據(jù)級(jí)聯(lián)，最大串行存儲(chǔ)深度為256M。系統(tǒng)硬件資源中，PG、TG均設(shè)計(jì)為每一測(cè)試周期可編程(on the fly)，且具有較多的TG沿。能夠滿足IC驗(yàn)證CAD到CAT測(cè)試時(shí)序匹配要求。由于設(shè)計(jì)了Active SerieSSCAN模塊，可將并行數(shù)據(jù)轉(zhuǎn)為串行數(shù)據(jù)。用于支持邊界掃描及內(nèi)建自測(cè)試。

直流參數(shù)測(cè)試子系統(tǒng)
直流參數(shù)測(cè)試子系統(tǒng)用于精密參數(shù)測(cè)試。本測(cè)試系統(tǒng)針對(duì)快速、并行測(cè)試需求，設(shè)計(jì)了多PMU功能。64管腳配備一個(gè)4PMU模塊，128管腳配備二個(gè)8PMU模塊，提供每16管腳/PMU。

(1)精密測(cè)量單元(PMU)
PMU具有4象限電壓、電流施加和測(cè)試能力。PMU和測(cè)試頭之間的通道采用“Kelven”連接，以保證施加和測(cè)量的準(zhǔn)確度。