0 引言

　　在高壓變頻器正常運行過程中，如果功率單元出現故障，一般的實現方法是將此故障功率單元旁通，同時讓其它兩相相應的功率單元也同時旁通，這樣使變頻器A、B、C 三相輸出相電壓相等，從而保證線電壓相等，使電機的三相電流平衡。但是在旁通過程中，由于同時旁通掉3個功率單元，所以電流沖擊較大，可能造成系統過流停機。并且在旁通后高壓變頻器的輸出功率降低較多，因此使電機輸出功率減小。

1 中性點偏移技術原理分析

　　目前國內生產的高壓變頻器大多采用功率單元串聯疊加多電平，VVVF控制方式。其拓撲結構如圖1 所示。A、B、C三相各6 個功率單元，每個功率單元輸出電壓為577 V，相電壓UAO=UBO=UCO=3 462 V，線電壓UAB=UBC=UCA=6 000 V。如果出現任意1 個功率單元故障旁通時，勢必造成系統不平衡，從而導致系統停機。經過公司研發人員的理論推導及技術分析，提出了“中性點偏移”的方法。

　　如圖2（此圖按照等比例1頤5.77所繪）所示，如果A 相有一個功率單元故障旁通掉，中性點由O偏移到O憶（虛擬中性點），經過運算，線電壓由原來的1 039.23 V（1 039.23伊5.77=5 996 V）變為978.5 V（978.5伊5.77=5 646），相角度由120毅變為125.4毅和109.2毅。雖然相電壓不相等，但是輸出的線電壓保持相等。這樣就保證了電機的三相電流平衡。同理如果出現2 個或3 個單元旁通時，經過復雜運算，也可實現中性點偏移，從而保證輸出的線電壓相等。

2 FPGA 中各種功能模塊的算法實現

　　中性點偏移的算法實現，主要是通過現場可編程門陣列（FPGA）和數字信號處理器（DSP）來實現的。DSP 主要采集功率單元的故障信息并進行處理后，發出旁通信號、地址和數據信號給FPGA。

　　FPGA收到這些數據后，做相應處理。中性點偏移的算法實現原理框圖如圖3所示。其中，DSP采用TI 公司的TMS320F206，FPGA 采用Altera 公司的EP1C6Q240C8。

　　2.1 芯片簡介

　　TMS320F206 是TI 公司推出的一種DSP 芯片，它是基于TMS320C5x 之上的高速定點數字處理芯片，具有改進的哈佛結構（程序總線和數據總線分離）、高性能CPU及高效的指令集等特點。其主要特性有：CPU具有32 位CALU、32 位累加器、16伊16 位并行乘法器、3 個移位寄存器、8 個16 位輔助寄存器。存儲器具有224 kB 可尋址存儲空間、544 B片內DRAM、4 kB 片內SRAM 或32 kB片內快閃存儲器。指令速度可達25 ns單指令周期。外圍電路有軟件可編程定時器、軟件可編程等待狀態發生器、片內鎖相環時鐘發生器、同步和異步系列串口等。

　　EP1C6Q240C8是Altera 公司推出的主流低成本FPGA-Cyclone系列。Cyclone器件采用0.13 滋m的工藝制造，其內部有2 個鎖相環（PLL）、20 個M4K RAM塊、具有5 980個LE 的邏輯容量、最大用戶I/O 為185、支持高速LVDS 接口，性能可達到311 Mb/s。

　　2.2 DSP數據處理

　　當故障信號（包括IGBT過流，直流過壓，無PWM信號等）上傳到DSP 中時，DSP對故障位進行判斷，封鎖相應故障功率單元的PWM 信號，然后執行旁通程序，對每個功率單元按順序進行掃描，對有故障的功率單元進行記憶，然后發出旁通命令及對應的旁通地址和相應數據。

　　2.3 地址信號編碼和總線數據處理

　　地址信號分為旁通地址、同步地址、偏移地址，均通過ab[7..0]實現。旁通時A、B、C 三相分別對應一個地址。通過此地址DSP 向FPGA 發送旁通命令、同步數據及偏移數據。地址信號編碼如圖4 所示。

　　總線數據包括旁通命令位、同步數據量、偏移數據量，通過數據總線gcm_data[15..0]來接收，A、B、C 三相分別對應一個地址。在相應地址選通后，DSP 向FPGA 寫數據，由FPGA 來保存這些數據，在數據用完后進行清零。如圖4 所示，旁通輸出數據為gcm_a_pt_ [15..0]、gcm_b_pt_[15..0]、gcm_c_pt_[15..0]，同步和偏移輸出數據信號為a_q[15..0]、b_q[15..0]、c_q[15..0]。

　　在FPGA 中用于查表的地址數據主要用于正弦波查表，改變此地址可生成不同頻率的正弦波形。如圖4 所示的ab[7..0]有效時，改變gcm_data[15..0] 的值可以產生不同的地址信號a_q[15..0]、b_q[15..0]、c_q[15..0]，此三個地址信號用于正弦波查表的地址輸入值。

2.4 頻率合成器及乘法器的實現

　　在FPGA 中利用Altera 的quartusII 軟件的圖形化解決方案，應用Verilog HDL 語言編寫子程序，如圖5 所示，gcm_lpm_rom 為頻率合成器程序圖形。頻率合成器包括一個11 位最高有效位（MSB）的地址表address [10..0]，連接一個SINROM的查閱表（LUT）上，從而產生所需要的輸出數據q[7..0]。利用ModelSim軟件進行仿真，當地址有效后，輸出相應的波形數據，波形如圖6 所示。

　　如圖5 所示幅值信號b[10..0]是由DSP 計算后，通過數據總線發送到FPGA 中，當地址選通后FPGA保存此數據，然后分別給A、B、C 三相，用于和頻率值相乘。gcm_lpm_mult 為乘法器程序圖形，乘法器輸入信號包括一個8 位最高有效位（MSB）的乘數a[7..0]和一個11 位最高有效位（MSB）的被乘數b[10..0]及時鐘信號，輸出一個19 位最高有效位（MSB）的數據out[18..0]。利用ModelSim軟件進行仿真，波形如圖7 所示，當a 乘以b 后，輸出相應的數據。例如乘數a=01，被乘數b=7ff，輸出結果out=007ff。

　　2.5 三角波發生器及PWM 信號生成

　　高壓變頻器的變頻變壓（VVVF）控制方式主要是為了保證磁通不變，如果磁通增加，將導致鐵心飽和，進而引起勵磁電流的畸變，使電動機不能正常工作。VVVF控制主要采用正弦波脈寬調制（SPWM）方法實現，如圖8 所示為單極性SPWM調制方式。

　　圖8 中（a）為調制波和載波，（b）為單極性SPWM波形。（a）中的正弦調制波的周期決定于所需要的調頻比，等腰三角波的載波的周期決定于載波頻率，振幅不變。如圖9所示，利用Altera 的quartusII 軟件的圖形化解決方案，應用VerilogHDL 語言編寫子程序，gcm_sjpkzx 為三角波發生器，在ena 使能的狀態下，輸出數據先增加后減小，通過計數器計數實現數字量三角波的生成，利用ModelSim 軟件進行仿真的波形如圖10 所示。

　　gcm_lpm_compare為比較器，由三角波發生器輸出的數據接到輸入數據dataa[10..0]，此為三角波數據。由乘法器輸出的數據接到datab[10..0]，取out[18..0]的高11 位，此為正弦波數據。當三角載波小于基波的時候輸出為高電平。如圖11 所示，輸出信號aleb為PWM信號。